一种FFPPGGAA中高效实现的数字信道化滤波器组结构

鲍成浩，陈永游，尚斌斌，王金阳，陈 涛

（中国航天科工集团8511研究所，江苏 南京 210007）

数字信道化接收机具备大瞬时带宽、高灵敏度、高截获概率、大动态范围、可同时处理多信号等优点，是当前电子侦察领域广泛使用的接收机体制［1-3］。数字滤波器组的设计是数字信道化接收机的核心环节，国内外针对数字信道化接收机的滤波器组设计开展了广泛研究［2-4］。图1是一种典型的滤波器组多速率多相分解实现结构［2，5］，该滤波器组的通道数为K，抽取倍数为D，输入数据x(n)采样率记为fs，输出数据yk(m)的数据率为fs/D。

图1 滤波器组的多相分解实现结构

在数字信道化接收机的应用中，滤波器组多在可编程逻辑器件（FPGA）中实现，FPGA器件可在200~300 MHz的处理速度上完成滤波器组的运算［6］。对于图1所示的结构，若输出数据yk(m)与FPGA器件的处理速度相当，那么该结构的实现是高效的。电子侦察中的数字信道化接收机，滤波器组输出速率一般控制在数十兆赫兹，若直接按照图1所示的结构实现滤波器组，那么FPGA也必须运行在数十兆赫兹的速度上，这对于FPGA器件的处理资源是极大的浪费，不利于进一步提升滤波器组的规模，进而限制了瞬时带宽这一关键指标的提升。

针对上述问题，本文对滤波器组的实现结构提出改进，使其能够在FPGA器件中高效实现。

1.1 改进的滤波器组多相分解

假设滤波器组的通道数为K，原型滤波器为线性相位的FIR滤波器，记为h0(n)，n=0，…，N-1。第k个滤波通道的滤波器系数的反序表示如下：

对第k个滤波通道的滤波过程进行多相分解［2］：

设滤波器组抽取倍数为D，FPGA处理速度为fr，记L=fr/(fs/D)、Q=K/L，对vk进 一 步 进 行 多 相分解：

记k=q"L+l"，其中k=0，…，K-1；
q"=0，…，Q-1；
l"==0，…，L-1，则：

综上，第k个滤波通道的的输出为：

1.2 改进的滤波器组结构

记滤波器组输出yk的数据率为fo=fs/D。Q=fs/fr，L=fr/fo，一般地可将Q和L控制为2的幂次方。原型滤波器h0(n)分解为K相子带滤波器，记为e0，e1，…，eK-1， 其 中em对 应 (h0(m)，h0(K+m)，…，h0((P-1)K+m))。

图2 bl"(q)的实现结构

yk可进一步表示为：

式（7）仍然为DFT的表达形式，b(q)的数据率与FPGA运行速度相同，因此要高效地实现y0，…，yK-1的运算，需采用并行FFT的方式，对应的实现结构如图3所示。

图3 b(q)至yk的实现结构

根据式（6），结合图2—3，完整的滤波器组实现结构如图4所示。结构中的数据率为fs/Q，与FPGA的运行速度fr相匹配。相比于图1，多相子带滤波器个数由K个降低至Q个，K点并行IFFT拆分为Q个L点串行FFT、1个Q点并行FFT。

图4 改进的滤波器组结构

相比于图1的传统结构，计算复杂度的对比如表1所示。

表1 计算复杂度对比

为便于直观理解计算复杂度的变化，假设输入信号的采样率fs=1 GHz，滤波器组通道数K=64，原型滤波器h0(n)的阶数N=512，FPGA运行速度fr=250 MHz，抽取倍数D=64，则fo=fs/D=15.625 MHz，Q=fs/fr=4，L=fr/fo=16。

在上述条件下，图1所示传统结构的计算复杂度为复乘法O(320)、复加法O(640)。本文提出的改进结构的复杂度为复乘法为O(28)、复加法O(40)。在上述工作条件下，改进的结构可将计算复杂度降低一个数量级。

为验证本文提出实现结构的正确性，对图4所示的结构进行仿真验证。设输入信号的采样率fs=1 GHz，滤波器组通道数K=64（对应滤波通道中心频率间隔为15.625 MHz），原型滤波器h0(n)的阶数N=512，FPGA运行速度fr=250 MHz，抽取倍数D=64。输入实信号，频率逐脉冲步进，具体为［15.625∶15.625∶484.375］MHz，脉 宽 2 μs，重 复 周 期 4 μs，信 噪 比10 dB。实信号输入情况下，由于33—64通道与1—32通道对称，下面仅针对1—32通道进行分析。

上述输入条件下，滤波器组输出的第1—32通道的时频图如图5所示，首脉冲频率为15.625 MHz，位于输出通道2，尾脉冲频率为484.375 MHz，位于输出通道32，中间各脉冲频率步进为1个滤波通道（15.625 MHz），与输入信号的频率步进值一致。

图5 第1—32通道的时频示意图

部分脉冲信号时域波形及脉冲包络分布如图6—8所示。图6显示了通道1—4的输出信号包络，图7显示了通道14—17的输出信号包络，图8显示了通道29—32的输出信号包络。各通道输出包络的起始时刻及持续时间与对应时域信号一致，各通道对应的频率范围与输入信号的频率设置一致。

图6 第1—4通道的脉冲包络分布

图7 第14—17通道的脉冲包络分布

上述仿真表明，本文提出的结构能够正确完成对应频率的信道化滤波。

本文提出了一种适用于FGPA中高效实现的信道化滤波器组结构，给出了该结构的多相分解以及组成框图，对该结构的计算复杂度进行了估计和对比，对结构的运算正确性进行仿真验证。在典型应用场景下的计算复杂度分析表明，当FPGA运行速度为滤波器组输出数据率的16倍时，复数乘法计算量降低了约91%，复数加法计算量降低了约93%，有效地节省了FPGA的处理资源。计算复杂度的降低为集成更大规模的数字信道化滤波器组提供了可能性，有利于促进瞬时带宽指标的提升。

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