一种具有自校准、自控制功能的I2C接口电路

郑双双, 刘兴辉, 张文婧, 张建龙, 尹飞飞

(1.辽宁大学 物理学院,辽宁 沈阳 110036; 2.北京宏思电子技术有限责任公司,北京 100085)

I2C(inter-integrated circuit)总线是一种由PHILIPS公司开发的两线式同步串行半双工通信总线协议,用于连接微控制器及其外围设备,由于它引脚少,可扩展性强,现已被广泛地应用于SoC(system-on-a-chip)领域[1]。I2C总线由1条双向串行数据线(I2C-SDA)和1条双向串行时钟线(I2C-SCL)组成,数据线用于实现数据的传送,时钟线用于实现数据的收发同步。协议中规定了数据的有效性,在I2C-SCL的高电平周期对I2C-SDA线上的数据进行采样,因此在通信过程中,需要在稳定的I2C-SCL高电平周期内保持I2C-SDA线上的数据不变,数据线的高或低电平状态只有在I2C-SCL线为低电平时才能改变[2]。在一个I2C总线通信中,可连接多个I2C通信设备,支持多个通信主机及多个通信从机[3]。

I2C接口的开漏输出模式不仅通过“线与”的方法实现了多主机的仲裁功能,并支持拉低时钟总线时的时钟同步,而且避免了主设备之间短路的情况[4]。开漏输出电路如图1所示,该CMOS门电路的输出只有NMOS管,并且它的漏极为开路,在漏极和电源之间接上拉电阻R3,上拉电阻R3使I2C-SCL和I2C-SDA在总线空闲时保持高电平,该电路输出电平跳变速度由上拉电阻的电阻值决定,电阻越小上拉速度越快。当输入为高电平时,Q1导通,Q2截止,输出被弱上拉为高电平;当输入为低电平时,Q1截止,Q2导通,输出被强驱动为低电平。

图1 开漏输出电路

I2C协议中规定了5种通信模式,每种通信模式的通信速度见表1所列。

表1 I2C协议中规定的通信模式及通信位速率

与其他通信模式不同的是,超快速模式仅支持一个主机且该主机只能用作发送器进行单向通信,无需使用“线与”方法进行仲裁,因此协议中规定在超快速模式下输出模式采用推挽输出方式,即I2C-SCL与I2C-SDA输出高电平与低电平均由内部强驱动输出实现,避免了使用开漏输出模式时上拉电阻对电平跳变速度的影响,超快速模式使用推挽输出功能可将通信速度提高至最大[5]。

I2C协议中规定通信时钟始终由主机产生,传统的I2C接口电路从机拉低时钟功能的设计,一方面从机过早拉低I2C-SCL时钟总线会降低通信速度且影响数据的有效性;另一方面若过晚拉低I2C-SCL则会导致时钟总线上产生毛刺,影响正常通信,结果如图2所示,这种设计方法无法保证数据传输的稳定性和通信的性能[6]。除此之外,传统的I2C接口电路的设计缺少开漏使能控制功能电路,无法灵活地实现开漏输出模式与推挽输出模式之间的转换,只能依靠通用输入输出(general-purpose input/output,GPIO)模型的功能实现开漏使能位的配置,其应用具有局限性[7]。

图2 传统的从机拉低时钟总线结果

本文在传统I2C接口电路的基础上,提出一种自检测拉低时钟总线并进行自校准的电路,能够在系统时钟为120 MHz的开漏模式下将高速模式通信位速率提升至5.98 Mbit/s。通过增加开漏使能控制电路,提高了I2C接口IP的可移植性,灵活地实现开漏输出模式与推挽输出模式的转换,并将使用推挽输出的超快速模式通信位速率提高至30.00 Mbit/s。

与传统I2C接口电路相比,本文增加了自检测拉低时钟总线并进行自校准的功能,以及开漏使能控制电路,新型I2C接口电路系统结构如图3所示,在传统I2C接口电路的开漏模式下的时钟单元中,增加了自检测时钟总线上拉过程中的低电平并自校准完整的时钟周期功能,同时增加了开漏模式控制单元。在一定的系统时钟下,通过配置波特率寄存器可调节不同通信模式下的通信速率,标准模式和超快速模式下的位速率Fbit1计算公式为:

图3 新型I2C接口电路系统结构

Fbit1=Ssys-clk/(4BR)

(1)

其中:Ssys-clk为系统时钟;BR为波特率寄存器值。

快速模式、快速+模式和高速模式的位速率Fbit2计算公式为:

Fbit2=Ssys-clk/(3BR)

(2)

1.1 开漏模式下自检测、自校准时钟拉低功能

I2C总线的通信时钟由主机产生并由主机时刻监测时钟线上的状态,从机为确保在每次的数据传输过程中准确地收发数据,在通信位速率过大的情况下会选择将时钟总线强制拉低,要求时钟总线等待数据,暂停通信直到释放I2C-SCL为高电平[8]。

本文设计的I2C接口电路兼具主从模式,支持可选的时钟延展特性并实现时钟同步,所设计的时钟单元不仅避免了从机拉低时钟总线时对时钟高电平周期完整性的影响,并且抑制了毛刺的产生,而且在开漏模式下,I2C-SCL的时钟总线能够自动检测到上拉过程中的低电平,并自动校准I2C-SCL时钟总线的高电平。

I2C总线协议中规定,高速模式下主机器件高电平和低电平是以1∶2的比率产生一个串行时钟信号[9]。在开漏模式的高速通信下,具备自检测上拉过程中的低电平并进行自校准功能所产生的I2C-SCL时钟总线与不具备上述功能所产生的I2C-SCL时钟总线的对比结果如图4所示。

图4b因不具备检测上拉过程中低电平的功能而在等到高电平持续时间th(图4中th∶tl=1∶2)结束时立刻将时钟线驱动为低电平,导致时钟线还未被上拉至高电平就被驱动为低电平。而图4a能够检测并识别时钟线上拉过程中的低电平(图4中tup表示所检测的低电平时间段)并自动校准高电平持续时间th,在不影响通信位速率的前提下,仍能保证完整的时钟周期,确保了数据在通信时的有效性,改善了通信设备之间收发数据时的稳定性,并在检测时钟拉低功能的同时实现了最高性能,该功能适用于所有使用开漏功能的通信模式。

1.2 开漏使能控制电路

传统I2C接口电路的开漏使能控制功能是依靠GPIO自身的控制功能实现的,在具体应用场合中存在一定的局限性[10]。考虑到IP的可移植性,使接口适用于不同的GPIO模型,本文提出一种I2C接口自控制实现开漏使能控制功能的电路,并可通过软件编程控制是否使能开漏输出功能。实现该电路的逻辑框图如图5所示。在I2C接口的控制寄存器中增加了I2C-SCL与I2C-SDA的开漏模式使能位,其复位状态为使能开漏模式,若禁止开漏功能则需提前配置寄存器。在开漏输出模式下,当I2C-SCL或I2C-SDA输出高电平时关闭I2C-SCL或I2C-SDA的输出使能,由外接上拉电阻实现高电平的置位,当I2C-SCL或I2C-SDA输出低电平时,开启I2C-SCL或I2C-SDA的输出使能,由内部驱动实现低电平的置位。当禁止开漏模式使能位时,在推挽输出模式下,I2C-SCL或I2C-SDA输出高电平或低电平均由内部驱动实现。

图5 开漏使能功能控制流程图

I2C接口自控制实现开漏使能控制功能电路的提出,使得所设计的I2C接口电路支持所有通信模式,适用各种GPIO模型,可灵活应用于各种场合。

本文基于上海华虹宏力的HW-55nm-Embedded NORD Flash Low Power工艺进行设计,采用Verilog HDL实现RTL级设计,并对流片后的成品进行开发板测试。开发板的I2C接口管脚上接有4.7 kΩ的上拉电阻,上拉电源为3.3 V。开发板测试结果如图6、图7所示,图6、图7中横坐标表示示波器采样的时间精度,纵坐标表示电压值,每幅测试图中位于上方的测试曲线为I2C-SCL时钟总线,位于下方的测试曲线为I2C-SDA数据总线。

图6 开漏模式下基于自校准功能所实现的最大通信位速率

图7 超快速模式下基于推挽输出所实现的最大通信位速率

在通信双方的系统时钟均为120 MHz时,开漏模式的高速通信下I2C接口的自校准功能所实现的最大通信位速率为5.98 Mbit/s,比协议中规定的速度高出近76%(图6),I2C-SCL时钟总线自动检测到电平上升过程中的低电位并进行自校准,将高电位瞬时延长以确保通信时钟高电平的稳定性,保证了对I2C-SDA线上的数据有效采样,在改善通信稳定性的基础上提高了性能。在通信双方的系统时钟均为120 MHz时,推挽模式的超快速通信下所实现的最大通信位速率为30.00 Mbit/s,是协议中规定速度的6倍(图7),通过配置I2C接口控制寄存器中的开漏模式使能位,在所设计的开漏使能控制电路中实现将默认的开漏输出模式直接转换成推挽输出模式,使得输出模式的转换不受限于GPIO模型的功能,并使所设计的I2C接口电路支持所有的通信模式。

本文提出一种具有自检测时钟上拉过程中低电平的功能并对时钟高电平进行自校准且自控制实现开漏功能的I2C接口电路。在传统的I2C接口电路的设计上加入自检测拉低时钟总线并进行自校准功能和自控制开漏使能电路,其较高的通信稳定性和性能以及高移植性可以灵活地应用在数字集成电路的设计中。测试结果表明,该I2C接口电路拥有较高的通信位速率和通信稳定性,与现有I2C接口电路相比,具有自检测并自校准时钟总线和可控的开漏功能,在当前主流的集成电路设计中具有非常大的优势。

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